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Baugruppe CPU68K

Die Baugruppe CPU68K ist das Herzstück, mit dem sich der NDR-Klein-Computer in einen Rechner mit 32 Bit Prozessor verwandelt. Bestückt mit einem 8 MHz 68008 Prozessor verdoppelt sich die Taktfrequenz gegenüber der Verwendung eines Z80 Prozessors. Nach Erscheinen der CPU68K wurden die meisten Programm-Entwicklungen für diesen Prozessor getätigt. Das liegt sicher auch daran, dass diverse Programmiersprachen (z.B. Assembler, PASCAL, BASIC, C) und Betriebssysteme (z.B. JADOS, CP/M68K, OS/9) für die Baugruppen der 68000-Reihe verfügbar waren.

Bestückungsseite

Scan der Bestückungsseite. Auf dem Bild sind alle Bauteile bereits eingesetzt, lediglich der Taster für das RESET-Signal fehlt. Das Bild ist in einer Auflösung von 1680x947 Punkten gescannt.

Baugruppe CPU68K Bestückungsseite

Funktionsweise

Die Taktfrequenz wird mit einem 8 MHz Quarz und einer einfachen Oszillatorschaltung erzeugt und zum Prozessor geführt. Optional kann die Taktfrequenz auf 4 MHz geteilt werden. Über ein Schieberegister kann aus der Taktfrequenz in Verbindung mit den Signalen /DTACK und /BG das WAIT-Signal erzeugt werden, mit denen der Prozessor bei Zugriffen auf die Peripherie Wartezyklen einlegt.

Die Adresssignale A0-A19 gestatten eine Adressierung von 1 MByte Speicher, der Datenbus mit den Signalen D0-D7 ist in einer Breite von 8 Bit ausgelegt. Alle Signale sind gepuffert an den Buskonnektor der Baugruppe geführt.

Durch Zugriffe auf die Adressen $F0000 bis $FFFFF wird über eine Dekodierschaltung das Signal /IOREQ erzeugt, mit dem die verschiedenen Peripherie-Baugruppen in den oberen Speicher eingeblendet werden. Die weiteren Schaltungsteile in diesem Bereich dienen dazu, die Signale des Prozessors an das von Z80 bestehende Bussystem anzupassen.

Revisionen

Ab Revision r4 des Platinen- und Schaltungslayouts ist ein DMA-Betrieb möglich, der ein Einsatz von anderen Baugruppen erlaubt, die mit einem eigenen Prozessor auf den Speicher zugreifen. Zu diesem Zweck wurden ab r4 die Adressleitungen und die Signale RD, WR, IORQ und MREQ über 3-State-Buffer an den Bus geschaltet, die mit den Signalen BUSREQ gesperrt und BUSACK freigegeben werden können.

Die CPU68008 ist grundsätzlich asynchron und darauf angewiesen, dass ihr mitgeteilt wird, dass der aktuelle Zyklus beendet ist. Dies geschieht über die Signals DS (Data Strobe) und DTACK (Data Transfer Acknoledge). Das Signal DS wird über das Schieberegister mit dem Haupttakt verzögert. An JMP1 lässt sich die Verzögerungszeit von 1 bis 8 Takten einstellen. Die feste Verzögerung in Revision r3 ist nachteilig, weil einzelne langsame Steckkarten, die eine hohe Verzögerung benötigen, das ganze System bremsen.

Ebenfalls ab Revision r4 ist eine externe WAIT-Verlängerung möglich. Einzelne Baugruppen können jetzt über ein externes WAIT-Signal den Zyklus verlängern. Wenn alle Baugruppen im System die Erzeugung des WAIT-Signales unterstützen oder mit dem vollen Takt arbeiten können, dann kann die CPU68K auf echten DTACK-Betrieb umgestellt werden.

Bauanleitung

CPU68K
28 Seiten
800 KByte
Aus dem Inhalt
Einführung, Technische Daten, Prinzipbeschreibung, Aufbauanleitung, Testanleitung, Fehlersuchanleitung, Schaltungsbeschreibung, Anwendungsbeispiele, Diverses, Unterlagen zu den verwendeten ICs, Literatur
PDF öffnen


Schaltplan

Der Schaltplan zeigt die Baugruppenrevision r4.

Baugruppe CPU68K Schaltplan

Bauteilliste

In der Bauteilliste sind alle aktiven Bauelemente und Spezialbauteile gelistet.
Bauteil Anzahl Bezeichnung Funktion Datenblatt
IC1 1 NE 555 Timer für RESET-Logik Datenblatt
IC2 1 SN 47 LS 05 Inverter für RESET-Logik Datenblatt
IC3,IC5 2 SN 47 LS 04 Inverter für Taktgenerator Datenblatt
IC4 1 SN 74 LS 164 Schieberegister für WAIT-States Datenblatt
IC6 1 Motorola 68008 Mikroprozessor na
IC7 1 SN 74 LS 74 Flip-Flop für Takt und Wait-States Datenblatt
IC8 1 SN 74 LS 20 NAND-Gatter zur Dekodierung na
IC9 1 SN 74 LS 245 Pufferung Datenbus Datenblatt
IC10 1 SN 74 LS 139 Encoder für /RD /WR und /IORQ /MREQ Datenblatt
IC11-13 3 SN 74 LS 373 Pufferung Adressbus Datenblatt


Bestückungsplan

Baugruppe CPU68K Bestückungsplan

Jumper-Einstellungen

JMP1 dient zur Einstellung der WAIT-Zyklen für jeden Zugriff auf die Peripherie-Baugruppen. Ohne Steckbrücke arbeitet die CPU68K mit 0 WAIT-States. Von links nach rechts können WAIT-Zyklen von 1 bis 8 Takten eingestellt werden. Defaulteinstellung ist die dritte Position für 3 WAIT-Zyklen.

JMP2 Die Steuerleitung /INT erzeugt am 68008 einen IPL2/0 Interrupt, NMI einen Interrupt IPL1. Wenn JMP2 gesetzt ist, wird bei /INT oder /NMI immer ein Interrupt höchster Ebene (NMI) erzeugt.

JMP3 kann optional genutzt werden, um die von der Taktgenerierung erzeugte Frequenz zusätzlich um den Faktor 2 zu teilen. Im Platinenlayout ist eine feste Brücke vorgesehen, die eine Bestückung des Jumpers unnötig macht und so eingestellt ist, dass keine zusätzliche Teilung erfolgt. Aus diesem Grund muss IC7 nicht bestückt werden.

JMP4 + JMP5 legen in horizontaler Stellung die Signale /WAIT und /DTACK auf den Systembus. Die Anzahl der WAIT-Zyklen hängt ausschließlich von der Einstellung auf JMP1 ab. Wenn alle Steckkarten die Erzeugung des /DTACK Signales beherrschen oder mit 0 WAIT-States arbeiten können, dann ist eine Brücke senkrecht auf der linken Seite des Steckfeldes einzusetzen.

Systemaufbau

Die CPU68K besitzt keinen eigenen Speicher, so dass neben der CPU mindestens eine Speicherkarte ROA64 zum Aufbau eines Systems notwendig ist. Auf einigen Peripheriekarten sind Änderungen notwendig, damit diese mit der CPU68K verwendet werden können.

Weitere Informationen

  • Bauanleitung 2. Ausgabe mit Platinenrevision r4
  • Das Sonderheft "Mikrocomputer Schrit für Schritt 2" der mc beschreibt den Aufbau die Programmierung.
  • "Die Prozessoren 68000 und 68008" im Francis' Verlag von Rolf-Dieter Klein
  • "MON68 Grundprogramm" von Rolf-Dieter Klein
  • "Dokumentiertes 68008 Grundprogramm" mit Quelltext in Francis' Verlag


    Preise

    Preis für die Baugruppe von 1. Januar 1984
  • Platine: 15,00 DM
  • Bausatz: 199,00 DM
  • Fertigbaugruppe: 265,00 DM