| Pin |
Signal |
Funktion |
Beschreibung |
| 1 |
- 5V |
negative Versorgung |
wird von den meisten Baugruppen nicht genutzt |
| 2 |
+ 12V |
positive Versorgung |
|
| 3 |
- 12V |
negative Versorgung |
wird von den meisten Baugruppen nicht genutzt |
| 4 |
+ 5V |
positive Versorgung |
Diese Spannung muss stabilisiert sein und darf maximal 5% von der Vorgabe abweichen |
| 5 |
+ 5V |
| 6 |
GND |
Bezugsspannung, Masse |
|
| 7 |
GND |
| 8 |
D0 |
Datenbus |
Der Datenbus ist als Tri-State-Bus ausgeführt und kann durch die Bustreiber (z.B. bei der Z80 Vollausbau CPU oder der CPU68K) hochohmig geschaltet werden. |
| 9 |
D1 |
| 10 |
D2 |
| 11 |
D3 |
| 12 |
D4 |
| 13 |
D5 |
| 14 |
D6 |
| 15 |
D7 |
| 16 |
/RD |
Read Access |
Mit dem Tri-State-Ausgang wird der Wunsch eines Lesezugriffs durch ein 0-Signal angegeben, dabei entscheidet sich durch das Signal /IORQ oder /MREQ, ob von der Peripherie oder aus dem Speicher gelesen werden soll. |
| 17 |
/WR |
Write Access |
Durch den Tri-State-Ausgang wird ein Schreibzugriff angekündigt. Auch hier entscheiden die Signale /IORQ und /MREQ, ob ein Zugriff auf Periperieeinheiten oder den Speicher erfolgen soll |
| 18 |
/IORQ |
Input/Output Request |
Durch den Tri-State-Ausgang wird bei einem 0-Signal angezeigt, dass auf den unteren 8 Bits des Adressbusses eine gültige Adresse für einen I/O Zugriff vorliegt. Tritt /IORQ gleichzeitig mit /M1 auf, so wird ein Interrupt quittiert. |
| 19 |
/MREQ |
Memory Request |
Dieser Tri-State-Ausgang zeigt bei einem 0-Signal an, dass der Adressbus eine gültige Adresse für einen Speicherzugriff enthält |
| 20 |
A0 |
Adressbus |
Tri-State-Adressbus. Bei I/O Zugriffen liegt auf den unteren 8 Bit des Adressbusses (A0-A7) die Adresse des anzusteuernden Peripheriebausteins und bei einem Refresh-Zyklus für dynamische Speicher auf den unteren 7 Bit (A0-A6) die Refresh-Adresse.
Der Adressbus ist im NDR Klein Computer auf dem Bus in drei Teile aufgeteilt, damit schmalere Buskarten verwendet werden können, falls keine Speicherkarten verwendet werden müssen (z.B. SBC2, KEY, GDP64K) |
| 21 |
A1 |
| 22 |
A2 |
| 23 |
A3 |
| 24 |
A4 |
| 25 |
A5 |
| 26 |
A6 |
| 27 |
A7 |
| 28 |
/RESET |
Reset Signal |
Hiermit wird die CPU in den Grundzustand versetzt. Der Programmzähler des Z80 wird auf 0 gesetzt und Interrupts werden gesperrt. Der Interrupt-Mode wird auf 0 gesetzt, die Register I und R des Z80 erhalten der Wert 0. |
| 29 |
/M1 |
Machine Cyle One |
Ein 0-Signal auf dieser Leitung zeigt an, dass die CPU gerade einen Befehlscode holt. /M1 tritt auch zusammen mit /IORQ auf, wenn ein Interrupt quittiert wird. |
| 30 |
PHI |
Taktsignal |
Der Eingang muss mit einem Pullup-Widerstand von 330 Ohm abgeschlossen werden um mit normalen TTL-Gattern arbeiten zu können. Ansonsten können Störungen im Ablauf eintreten |
| 31 |
/RFSH |
Refresh |
Ein 0-Signal gibt einen Refresh-Zyklus an. In diesem Fall liegt auf den unteren 7 Adressleitungen (A0-A6) eine Adresse an, die durch einen im Z80 realisierten Zähler (Register R) bestimmt wird. Die Adresse kann bei dynamischen Speichern zum Widerauffrischen der internen Speicherzellen genutzt werden. |
| 32 |
/INT |
Interrupt Request |
Durch ein 0-Signal kann ein Interrupt ausgelöst werden. Das Signal wird von der Z80 CPU am Ende eines Instruktionszyklusses akzeptiert, falls Interrupts freigegeben wurden und /BUSRQ nicht aktiv ist. Wurde der Interrupt durch die CPU akzeptiert, so wird dies durch die Signale /M1 und /IORQ bestätigt. |
| 33 |
/WAIT |
Wartesignal |
Bei diesem Eingang kann der CPU durch ein 0-Signal angezeigt werden, dass ein Speicher oder Peripheriegerät noch nicht bereit für einen Datenaustausch ist. Damit können auch langsame Peripherie oder Speichergeräte an die CPU angeschlossen werden. Ein Refresh wird in dieser Zeit nicht durchgeführt. |
| 34 |
A8 |
Adressbus |
Tri-State-Adressbus (Fortsetzung) |
| 35 |
A9 |
| 36 |
A10 |
| 37 |
A11 |
| 38 |
A12 |
| 39 |
A13 |
| 40 |
A14 |
| 41 |
A15 |
| 42 |
BANKEN |
Speicherbanksteuerung |
Das Signal beietet die Möglichkeit, andere Speicherbaugruppen in den Adressraum einzublenden. Es ist High-Aktiv und wird zum Beispiel durch die Baugruppe BANKBOOT genutzt. |
| 43 |
/BUSRQ |
Bus Request |
Durch diesen Eingang wird bei einem 0-Signal der Zugriff auf den CPU-Bus verlangt. Damit kann von einem externen Gerät auf Speicher oder Peripherie zugegriffen werden, ohne dass die CPU daran beteiligt wird. Alle Tri-State-Ausgänge der CPU werden in den hochohmigen Zustand überführt. |
| 44 |
/BUSAK |
Bus Acknowledge |
Die CPU gibz hier durch ein 0-Signal an, dass sie den Bus für den Zugriff durch externe Geräte freigegeben hat und die Tri-State-Ausgänge der CPU hochohmig sind. |
| 45 |
PI |
INT Priorität Eingang |
Dient zur Regelung der Interrupt-Priorität und wird im NKC nicht verwendet. |
| 46 |
PO |
INT Priorität Ausgang |
Dient zur Regelung der Interrupt-Priorität und wird im NKC nicht verwendet. |
| 47 |
/NMI |
Non maskable Interrupt |
Der Eingang reagiert auf die negative Flanke und wird immer übernommen. Nach einem /NMI Signal wird von der Z80 CPU die Adresse 66H angesprungen. /BUSRQ darf nicht gleichzeitig vorliegen. |
| 48 |
A16 |
Adressbus |
Tri-State-Adressbus (Fortsetzung) |
| 49 |
A17 |
| 50 |
A18 |
| 51 |
A19 |
| 52 |
GND |
Bezugsspannung, Masse |
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| 53 |
GND |
| 54 |
Reserve |
Für Erweiterungen |
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Geräte Z80
