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Baugruppe DRAM128Die Baugruppe DRAM wurde aufgrund großer Nachfrage nach preiswertem Speicherplatz entwickelt. Statische RAM-Bausteine, wie sie auf der ROA64 verwendet werden, sind zwar einfach zu handhaben aber auch wesentlich teurer.Dynamische RAM-Bausteine benötigen eine ständige Auffrischung des Speicherinhaltes, die zwischen den regülären Zugriffen des Prozessors erfolgen muss. Um die Daten sicher zu erhalten, müssen mindestens 128 Auffrischzyklen in einem Zeitraum von 2 tausendstel Sekunden erfolgen. Wegen des nur 16-poligen IC's der RAM-Bausteine muss die Adresse zudem in zwei Teilen nacheinander im Multiplex-Verfahren übertragen werden. Alle diese Funktionen werden von einem speziellen Controllerbaustein TMS4500A vorgenommen. Der Baustein enthält den notwendigen Adressmultiplexer, die Refresh-Steuerung, spezielle Treiberstufen und eine Schaltung, die den Prozessor während des Reshreh-Zyklusses anhalten kann. Heute ist der Controllerbaustein nicht mehr erhältlich, der Nachbau einer DRAM128 ist also nicht mehr zu empfehlen. Mit der Baugruppe DRAM128K kann der Speicher eines Z80 oder 68000 Systems um 128 KByte dynamischen RAMS erweitert werden. BestückungsseiteBild der Bestückungsseite. Besonders auffällig ist der Speichercontroller TMS4500, der die gleichen Abmessungen wie zum Beispiel ein Z80 Prozessor besitzt. FunktionsweiseDie 16 DRAM-Bausteine auf dieser Baugruppe sind zu 64Kx1 organisiert. Das bedeutet, dass in jeweils einem Chip 65536 Adressen mit einer Breite von 1 Bit angesprochen werden können. Aus diesem Grund sind für 64 KByte 8 Speicherbausteine parallel zu schalten. Auf der Baugruppe sind zwei solcher Bänke vorhanden, woraus sich die gesamte Speichermenge von 128 KByte ergibt.Da in einem einzelnen DRAM-Baustein 65536 Adressen angesprochen werden müssen, müssten dazu 16 Adressleitungen pro Chip zur Verfügung stehen. Da die DRAM-Chips nicht über eine so hohe Anzahl von Pins verfügen, werden die Adressen nacheinander als zwei 8-Bit Adressen (Reihe und Spalte) übertragen. Mit den beiden Signalen RAS (ROW Adress Strobe) und CAS (Column Adress Strobe) werden die beiden hälften der Adresse nacheinander in die internen Zwischenspeicher übernommen. Die Adressaufbereitung und Signalerzeugung übernimmt der Speichercontroller. AdressdekodierungAnders als in anderen Baugruppen des NKC kann die Basisadresse der Baugruppe DRAM128 nicht mit Jumpern eingestellt werden. Für verschiedene Basisadressen muss hier jeweils ein entsprechend programmierter PROM-Baustein (256x4 Bit) eingesetzt werden. Zur UNterscheidung sind die PROMs mit einem Farbklecks markiert. Als PROM können wahlweise die Bausteine TBP24S10 (Texas Instruments), 74S287 (National) oder 82S129 (Valvo) eingesetzt werden.
Leider stehen nicht alle PROM-Versionen als Download zur Verfügung. Der originale Bausatz wurde mit den PROMs grün, braun und lila ausgeliefert. In der Dokumentation ist über das PROM lila leider keine Angabe zu finden. Schaltplan Jumper-Einstellungen68008 ST1:B-C ST3:B-C ST4:A-B ST5:A-B ST6:A-BZ80 ST1:B-C ST3:A-B ST4:B-C ST5:B-C ST6:B-C BauteillisteIn der Bauteilliste sind alle aktiven Bauelemente und Spezialbauteile gelistet. Leider sind nicht mehr für alle IC's Datenblätter aufzutreiben. Der Speichercontroller ist nach meinen Recherchen auch als Ersatzteil nicht mehr zu beschaffen.
Bestückung und LayoutseiteAbschließend noch zwei Fotos einer noch unbestückten Platine. Die Fotos stammen von einer abweichenden Platinenrevision mit 25 integrierten Schaltkreisen. Einen Schaltplan dazu besitze ich leider nicht.  Bauanleitung
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